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為何Layout時(shí)信號走線要先過ESD/TVS管？
都說接口處的信號要先過ESD/TVS管，然后拉到被保護(hù)器件，為什么不這樣做效果就不好？那如果受板子實(shí)際情況限制，必須這樣layout，是一定不行嗎？
為什么有上面這個(gè)問題？
有這個(gè)問題的原因，我覺得主要是因?yàn)閮牲c(diǎn)。
一是因?yàn)閺脑韴D上看來，二者并沒有區(qū)別，都是ESD管接在同一個(gè)網(wǎng)絡(luò)GPIO上面。既然沒有區(qū)別，那為什么結(jié)果會有差異呢？對于新手來說，確實(shí)難以理解。
二是既然跟layout有關(guān)，那兩種不同的layout方式？到底是影響了什么參數(shù)造成了這個(gè)差異呢？這些網(wǎng)上也沒有找到相關(guān)的較深入的文章。
問題的原因——走線電感
我們設(shè)想的是，放電時(shí)，靜電能量都從ESD管這里泄放掉，而不通過我們的芯片放電，這樣才能實(shí)現(xiàn)ESD管保護(hù)芯片的目的。
如上圖，理想情況下，如果ESD管的鉗位電壓足夠低，那么靜電放電電流基本都從ESD管進(jìn)行泄放。問題是，我們通常要通過PCB實(shí)現(xiàn)這個(gè)電路，PCB Layout走線也不是理想的，會有走線電感。
上一期我們知道，ESD放電時(shí)信號頻譜帶寬是幾十Mhz到500Mhz，是高頻的，而電感是頻率越高，阻抗越大。如果Layout引入寄生電感，ESD泄放的時(shí)候電流也會在電感上面形成壓降，導(dǎo)致芯片端殘壓升高，如果電壓高于了芯片的耐受電壓，那么就會擊穿芯片，導(dǎo)致防護(hù)失敗。
上面說法還是籠統(tǒng)，下面我們拿數(shù)據(jù)說話。
走線電感的阻抗
很多人可能會認(rèn)為走線電感，那不就是寄生電感嗎，聽起來就很小，不能直接忽略嗎？能不能忽略自然就是看影響，只有沒影響的情況下才能忽略，那到底能不能忽略呢？
PCB的走線電感是可以計(jì)算的，就是用下面這個(gè)公式：
套用這個(gè)公式，可以得到走線長度1cm，寬度為6mil，銅厚為1oz的走線電感為9.41nH。
上面這個(gè)表格是我自己做了個(gè)excel表格，文末會分享給兄弟們，可以在excel里面輸入對應(yīng)的線寬，銅厚，線長等參數(shù)，然后就可以得到對應(yīng)的電感值了，也可以看右邊的表格做一個(gè)快速的估算。
好了，現(xiàn)在電感值已經(jīng)有了，是9.41nH，我們根據(jù)公式ZL=jwL=2πfL，得到在50Mhz（ESD放電波形電流頻譜是幾十Mhz到500Mhz，貌似（不太確定）ESD釋放時(shí)能量主要集中在幾十Mhz這個(gè)頻率，所以取50Mhz）時(shí)的阻抗ZL(50Mhz)=2*π*50Mhz*9.41nH≈3Ω。
電感走線阻抗已經(jīng)知道了，那么影響到底有多大呢？
電感的影響
我們以3.3V ESD器件esd9b33st5g為例子，如下圖。
如果我們是理想Layout 的情況下（沒有寄生電感），那么在ESD管泄放電流Ipp為1A的時(shí)候，鉗位電壓為10.5V。而如果現(xiàn)在Layout不好，引入了寄生電感，其50Mhz時(shí)等效阻抗為3歐姆，如果電流依然是1A，那么電感上面的壓降就是3V，這樣導(dǎo)致整體看起來，鉗位電壓從10.5V提到到13.5V。
以上舉的是6mil，10mm的走線長度，這個(gè)走線長度已經(jīng)是非常小的了，可以看到，它已經(jīng)對我們的ESD性能造成了影響。
如果長度增加到10cm，從上表知道，走線電感就是140nh，50Mhz對應(yīng)阻抗是ZL(50Mhz)=2*π*50Mhz*140nH≈43Ω，同樣的方法得到1A定流時(shí)的等效鉗位電壓VC=53.5V，這是我們說這個(gè)ESD完全沒用應(yīng)該是沒毛病的。
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