芯片電源噪聲的時(shí)間上和空間上的相關(guān)性

為了考慮電源/地噪聲在時(shí)間上的影響，靜態(tài)時(shí)序分析通常假設(shè)一個(gè)恒定（DC）電壓降， 例如，最大的電壓變化，適用于所有門。該方法是有效的，但是沒(méi)有系統(tǒng)的方法確定該電壓降值不樂(lè)觀或過(guò)于悲觀。當(dāng)最大電壓降適用于所有門時(shí)，估計(jì)的時(shí)間太悲觀，這導(dǎo)致時(shí)間的收斂性問(wèn)題以及保險(xiǎn)設(shè)計(jì)。為了解決這個(gè)問(wèn)題，執(zhí)行時(shí)序分析就需要考慮動(dòng)態(tài)電壓變化，有必要獲得或假設(shè)最糟糕的噪聲。盡管尋找最糟糕的噪聲用于時(shí)序是非常困難的，設(shè)計(jì)者必須保證設(shè)計(jì)電路在制定的目標(biāo)頻率下工作。因此一種用于預(yù)測(cè)最糟糕情況下時(shí)序的系統(tǒng)級(jí)技術(shù)是必須的。

伴隨著電源噪聲的時(shí)序分析的一個(gè)難點(diǎn)是最大的電壓降并不一定導(dǎo)致最壞的延遲。電源電壓在一個(gè)時(shí)鐘周期內(nèi)變化。 單獨(dú)觀察電源噪聲一定不能檢測(cè)由電源噪聲引起的時(shí)間故障， 因?yàn)闀r(shí)間依賴于關(guān)鍵路徑的位置。

電壓波形的變化相應(yīng)的改變了電路延遲。下圖概括了電壓下降的空間差異對(duì)電路延遲的影響。實(shí)線代表了A區(qū)的電源噪聲，虛線則代表了B區(qū)。假設(shè)A區(qū)有一個(gè)關(guān)鍵路徑。A區(qū)電壓明顯下降，因此電路延遲受到影響。另一方面，如果關(guān)鍵路徑位于B區(qū)，則電路延遲的增加沒(méi)有A區(qū)有關(guān)鍵路徑時(shí)嚴(yán)重。

電壓的時(shí)間差也會(huì)影響電路延遲，將在下圖中進(jìn)行介紹。時(shí)間差包含一個(gè)時(shí)鐘周期內(nèi)兩個(gè)時(shí)間點(diǎn)的差和兩個(gè)時(shí)鐘周期之間的差。實(shí)線代表了時(shí)鐘周期（c）的電源噪聲，虛線代表時(shí)鐘周期（d）的電源噪聲。假設(shè)關(guān)鍵路徑的一個(gè)門位于圓內(nèi)，當(dāng)門的開關(guān)時(shí)間在一個(gè)時(shí)鐘周期的開始時(shí)，時(shí)鐘周期（c）的電路延遲顯著增加；另一方面，當(dāng)門的開關(guān)時(shí)間在時(shí)鐘周期后半部分時(shí)，電路延遲相對(duì)較小。相反，在時(shí)鐘周期 d），在兩個(gè)時(shí)間點(diǎn)的延遲增加的趨勢(shì)是相反的；即時(shí)鐘周期后半部分延遲增加更大，這意味著后半部分電壓下降比時(shí)鐘周期（c）需要考慮得更仔細(xì)。因此一個(gè)時(shí)鐘周期內(nèi)的電壓波動(dòng)更能影響門延遲或者沒(méi)有那么大，這取決于開關(guān)時(shí)間，這里的開關(guān)時(shí)間是由電路結(jié)構(gòu)決定的。

 

在一個(gè)時(shí)鐘周期內(nèi)和內(nèi)部時(shí)鐘周期動(dòng)態(tài)噪聲改變了緩沖器延遲和組合單元延遲，然而動(dòng)態(tài)時(shí)鐘跳動(dòng)和單元延遲變化在時(shí)序分析中沒(méi)有好好考慮。下圖說(shuō)明了在時(shí)間驗(yàn)證中的問(wèn)題。 在時(shí)間裕度計(jì)算中，路線擴(kuò)展到上面以包含時(shí)鐘緩沖器。上面的路徑軌跡代表從時(shí)鐘源到捕捉數(shù)據(jù)信號(hào)觸發(fā)器的信號(hào)傳播。觸發(fā)器終止了較低的路徑，跟蹤它的信號(hào)是在上面路徑軌跡的下一個(gè)時(shí)鐘周期內(nèi)傳播。在門延遲計(jì)算中電壓波動(dòng)重疊需要考慮在內(nèi)。因此在兩個(gè)連續(xù)時(shí)鐘周期的動(dòng)態(tài)行為必須適當(dāng)建模，空間噪聲的區(qū)別也必須考慮在內(nèi)。

電源噪聲的時(shí)間和空間的相關(guān)性    

為了準(zhǔn)確地理解噪聲對(duì)時(shí)間的影響，理解并適當(dāng)?shù)奶幚黼娫丛肼暤南嚓P(guān)性是非常重要的接下來(lái)將討論電源噪聲是怎樣在時(shí)間和空間上相互關(guān)聯(lián)的。

這里展示了電源噪聲在空間上高度關(guān)聯(lián)的一個(gè)例子，實(shí)驗(yàn)分析了一個(gè)浮點(diǎn)單元（FPU） 電路在1mm×1mm面積內(nèi)的電源噪聲并設(shè)置了10×10個(gè)變量，將空間劃分成10×10個(gè)網(wǎng)格。每個(gè)變量代表每個(gè)網(wǎng)格VDD一邊的時(shí)鐘周期平均電源電壓。上圖是變量之間相關(guān)系數(shù)的柱狀圖。可以發(fā)現(xiàn)變量之間高度相關(guān)，36.2%的系數(shù)在0. 9以上，然而當(dāng)用所消耗的電流代替電源電壓作為變量時(shí)，變量之間的相關(guān)性低于電源電壓，如下圖所示。

盡管在相鄰節(jié)點(diǎn)消耗的電流值并不高度相關(guān)，電源網(wǎng)絡(luò)的阻抗加強(qiáng)了電源電壓的空間相關(guān)性。換句話說(shuō)，當(dāng)前繪制的節(jié)點(diǎn)流經(jīng)電源網(wǎng)絡(luò)導(dǎo)線段部分時(shí)，因此線部分的電源噪聲是相關(guān)的，因?yàn)槌Ｒ?jiàn)的電流組件，隨著連線間距變大，由于內(nèi)在RC濾波器和常見(jiàn)的電流組件部分的下降導(dǎo)致的電流波形改變，相關(guān)性變?nèi)?。因此電源噪聲有局部空間相關(guān)性，將在下圖中進(jìn)行演示，在這種情況下，92.8%的系數(shù)超過(guò)0.9。  

 

電源噪聲空間上被分成了10×10個(gè)且暫時(shí)劃分在一個(gè)時(shí)鐘周期，分為10段，然后變量就被分配完了。時(shí)間相關(guān)性是由同一地區(qū)的變量和不同的時(shí)間跨度之間相關(guān)系數(shù)組合得到的。時(shí)間相關(guān)性的柱狀圖如下圖所示，揭示了電源噪聲值有很強(qiáng)的時(shí)間相關(guān)性。

如下圖所示，一旦電壓降出現(xiàn)了，電源電壓不能恢復(fù)額定電壓。這是因?yàn)榻o鄰近的開關(guān)門提供電荷的寄生電容和去耦電容是必須的，它們的再充電RC時(shí)間常數(shù)通常跟時(shí)鐘周期相差無(wú)幾，電流損耗有一定的時(shí)間相關(guān)性。