PMIC電源管理芯片的電源噪聲介紹

隨著電源類管理芯片向大功率（集成功率器件）、多功能（數(shù)?；旌希┓较虬l(fā)展，噪聲干擾越來越嚴重，成為了一個無法忽視的新問題。對高精度的模擬部分，當敏感電路需要接受微弱信號進行計算，而諸如時鐘信號、邏輯控制信號等頻繁變換的信號在它旁邊時，敏感電路的精度可能受到嚴重干擾，甚至于影響功能。數(shù)模混合設(shè)計中，數(shù)字電路與模擬電路都制作在同一襯底中，或采用重摻雜埋層加深阱進行隔離，但寄生的結(jié)電容和 BJT 晶體管以及共用電源、地等，都有可能將數(shù)字部分高頻下門電路的周期性轉(zhuǎn)換噪聲傳播到襯底。這些串入襯底的噪聲影響模擬電路，形成虛假信號，干擾模擬電路正常工作。而功率器件的集成使得干擾噪聲達到無法忍受的地步，版圖上放置再多的常規(guī)多子、少子保護環(huán)，設(shè)置更寬的物理隔離帶等等都無法有效的隔離噪聲。

串擾

串擾(Cross talk)是指由于兩條信號線之間耦合，信號線之間的互感和互容引發(fā)的線上噪聲。容性耦合會引起不希望的耦合電流，感性耦合會引發(fā)耦合電壓。這類耦合與相鄰連線之間的尺寸、距離、連線材料以及相互間的介質(zhì)層等因素有關(guān)。串擾帶來額外的電流或電壓與其本省的模擬量疊加，影響模擬部分運算精度；在數(shù)字部分，干擾信號如果超出數(shù)字門的噪聲容限，導(dǎo)致誤翻轉(zhuǎn)，則會得出錯誤的結(jié)果。在亞微米和深亞微米集成電路制程中，金屬層數(shù)不斷增多，0.25μm～0.5μm BCD工藝有3到4層金屬，0.18μm BCD工藝有超過5層金屬布線。另外，集成電路設(shè)計越來越復(fù)雜，電路門數(shù)的劇增使得互連線更多也更長，空間越來越狹??；而工藝上為彌補線寬減小導(dǎo)致走線電阻的增加，將金屬加工得又高又窄，側(cè)壁耦合電容明顯增加，大部分BCD工藝提供20KÅ 到30KÅ 的加厚頂層金屬，甚至次頂層也可以加工為厚金屬以期提高針電源類芯片的競爭力。隨著線間距的減小，金屬層此增多，金屬間寄生電容增大，串擾的危害變得越來越大。

在對芯片內(nèi)部信號傳輸建模和分析中，比較精確的模型需要對寄生電阻、電容和電感同時考慮（稱為 RCL 互連模型）。在BCD工藝的實際電源管理芯片中，以CMOS 邏輯為主， CMOS電路中的驅(qū)動門電阻通常都不大，負載門是一個高阻抗的容性負載，因此在對CMOS 電路的串擾分析中，往往忽略電感耦合的噪聲。下圖顯示了兩條信號線之間的串擾現(xiàn)象。

下圖顯示了忽略電感后的等效電路圖：

 

由此可知，芯片中的大部分串擾是信號間的電容耦合產(chǎn)生的。平行信號線甚至交錯的信號線之間都有寄生電容，而電容對頻率越高的信號，攔截效率越低。隨著頻率的提升，電容耦合的能量越來越多，在足夠高頻率下，或許低頻安全的物理交疊也會產(chǎn)生無法接受的串擾。有研究表明，當信號頻率超過1MHz的情況下就需要關(guān)注電容耦合噪聲。

對于芯片內(nèi)部信號線可以大致劃分為三類：噪聲信號、敏感信號和普通信號。具體電源類芯片而言，噪聲信號包括振蕩器時鐘信號、數(shù)字門產(chǎn)生的周期性信號或高頻信號、功率管的輸出信號或它的電源和地（因功率管的電源和地有大量外接電感產(chǎn)生的電感電流形成的紋波）等；敏感信號包括精確的電壓基準源、電流鏡、 高增益放大器和精確比較器的輸入、模數(shù)轉(zhuǎn)換器的輸入、高精度電路的模擬地線、高精度的電阻網(wǎng)絡(luò)、非常小的信號和任何類型的小電流電路等。而普通信號是指除以上兩者的信號線，它們所連接的器件敏感度級別不高，較難受到影響。通常具有一定電路知識的版圖工程師可以識別大部分的噪聲線和敏感線，在繪制版圖過程中采取正確的措施減小串擾現(xiàn)象。    

襯底噪聲

襯底噪聲是由于同一芯片中的不同模塊工作時產(chǎn)生的噪聲累積并串入襯底形成。噪聲通過共用襯底傳播，被其它模塊吸收，形成虛假信號，干擾其它模塊正常工作。在數(shù)?；旌闲酒?，模擬部分和數(shù)字部分都是做在同一襯底上的，其分別通過各種方式對襯底注入噪聲。如數(shù)字部分內(nèi)大部分門電路周期性的轉(zhuǎn)換，通過有源區(qū)結(jié)電容串入襯底，同樣模擬部分的二極管、三極管等也會通過這種方式傳播噪聲；功率MOSFET導(dǎo)通時溝道中的碰撞電離也是一個強噪聲源；電源和地通過網(wǎng)絡(luò)中電阻和電感的耦合也會將電源電壓降或地彈噪聲傳播到襯底。

電源電壓降和地彈噪聲

電源電壓降是指由于電源網(wǎng)絡(luò)存在的寄生電阻，使得供電電壓在傳輸過程中產(chǎn)生損耗的情況。隨著供電網(wǎng)絡(luò)越長寄生電阻累積越多，最后加在終端器件上的供電電壓差損失就越大。電源電壓降落會導(dǎo)致終端電路的噪聲容限降低，加劇時鐘偏斜，電路時序發(fā)生改變，進而影響芯片的性能、功能和可靠性。當工作電壓變化10%時，電路的性能約有7%～9%的退化。

電源電壓降對深亞微米工藝下的高速集成電路的影響要嚴重得多；其工藝線寬更小，導(dǎo)線的單位電阻率更大，傳輸損耗增加；同時電源電壓大幅降低，對電壓損失更敏感，如0.18 um工藝數(shù)字部分供電電壓通常為1.8V，而 100nm以下器件供電電壓在1V左右。相對而言，電源電壓降落對電源管理類芯片的影響要小。電源管理芯片大部分是模擬電路，數(shù)字電路不多，深亞微米工藝下的器件很難滿足模擬電路對精度和穩(wěn)定性的要求。因此當今電源類管理芯片仍以0.25um到0.5um工藝為主，甚至有些產(chǎn)品還在使用1um工藝，其電源電壓為5~6V，電源電壓容差大，金屬層厚度大導(dǎo)線單位電阻率小，互連線延遲遠小于門延遲等等特點，都有利于電路設(shè)計者設(shè)計高精度的模擬電路。從約 2015 年至今，各大工藝廠商在積極開發(fā)和推進0.18um BCD工藝，但其主要特點是提供更小線寬的數(shù)字部分（如使用 1.8V供電的數(shù)字電路等），而模擬器件的溝道長度和電源電壓相對于0.25um～0.5um BCD 工藝并沒有明顯改變。    

地彈噪聲是指芯片內(nèi)部地與芯片外部PCB地，在電流變化時，由于壓焊引線或其他金屬布線的寄生電感產(chǎn)生電壓漲落，從而引起芯片內(nèi)部地電位發(fā)生漲落的電路諧振現(xiàn)象。這個寄生電感是地彈產(chǎn)生的根源，同時地彈也與芯片的負載情況密切相關(guān)。